晶圆代工大厂台积电3日宣布，5纳米制程已进入试产阶段，在开放创新平台下，推出 5 纳米架构的完整版本，协助客户实现支持下一代先进移动、及高效能运算应用产品的 5 纳米系统单芯片设计，目标锁定具高成长性的 5G 与人工智能市场。

台积电 5 纳米制程已进入试产阶段，支持下一世代的高端移动及高效能运算应用产品，相较于 7 纳米制程，5 纳米创新微缩功能在 ARM Cortex-A72 核心上，能提供 1.8 倍的逻辑密度， 速度增快 15%，在此制程架构下，也产生出优异的 SRAM 及模拟面积缩减。

台积电指出，5 纳米制程具备极紫外光光刻技术所提供的制程简化效益，相较台积前几代制程，在相同对应的阶段，达到最佳技术成熟度，且在业界最大设计生态系统资源支持下，与客户间已展开密集的设计合作，为产品设计定案、试产活动与初期送样打下良好基础。

台积电研究发展与技术发展副总经理侯永清表示，5 纳米技术能提供客户业界最先进的逻辑制程，协助解决人工智能及 5G 所带动对更多运算能力的需求，将与设计生态系统伙伴紧密合作，以确保在客户需要时，能提供经由验证的硅智财组合与电子设计自动化工具。

台积电与包括益华国际 (Cadence)、新思科技 (Synopsys)、Mentor Graphics 及 ANSYS 等设计生态系统伙伴合作，透过台积开放创新平台电子设计自动化验证专案，来进行全线电子设计自动化工具的验证，协助客户充分利用台积的 5 纳米制程技术优势。