| 台积电：7nm工艺已签下20多个合同 | ||
| 台积电（TSMC）在美国奥斯汀举行的“CollaboratingtoEnableDesignwiththeLatestProcessorsandFinFETProcesses,including7nm”（由美国新思科技、英国ARM和台积电于6月6日联合举办）上，介绍了采用10nmFinFET及7nmFinFET工艺的设计和生产进展情况。演讲人跟上年一样。 （设计暨技术平台副处长）初次使用三重曝光的10nm工艺，第一款芯片已于2016年第一季度送厂生产（设计完成）。预计10nm工艺的量产将于2016年内开始。ARM于上周（5月30日）发布了利用10nm工艺制造的瞄准智能手机SoC的CPU内核“ARMCortex-A73”和GPU内核“ARMMali-G71”（参阅本站报道2），当时宣布：配备集成有这些内核的SoC的智能手机将于2017年上市。 可以考虑每层各异的布线电阻及过孔电阻的设计流程台积电的幻灯片。 至于7nm工艺，WillyChen表示“已签订了20多个合同”。已有用户开始设计，将于2017年下半年送厂生产。7nm工艺的量产将于2018年开始。据WillyChen介绍，7nm工艺与10nm工艺相比，逻辑集成度将提高60％，性能和耗电量将改善30～40％。另外，WillyChen表示，希望利用该工艺不仅生产智能手机，还生产HPC（HighPerformanceComputing）的芯片。 虽然有人预测7nm工艺将使用四重曝光，不过现在看来可能跟10nm工艺一样采用三重曝光。WillyChen介绍说“10nm和7nm工艺的设计流程基本相同”，不过，7nm工艺有些地方需要注意，比如要想发挥高速工艺实力有三个要点。即：（1）牢固的时钟网布设方法，（2）削减布线延迟，（3）更加整合的设计流程。 关于（1），既不采用传统的时钟树，也不采用最近备受关注的网格状结构，而将采用介于两者之间的方法。关于（2）布线延迟，根据每个布线层单独考虑电阻及考虑过孔电阻至关重要。“仅根据布线长度来确定布线延迟已经行不通”（WillyChen）。关于（3），则需要可以考虑每层各异的布线电阻及过孔电阻的设计流程。 来源:日经技术在线 | ||
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